5G 应用供电网络中的电容优化

Marisol Cabrera

Marlon Eguia

Robert Torrent

Tomas Hudson

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简介

在设计 5G 应用的电源系统时，设计人员需要考虑此类应用中固有的各种频率，从稳压器的中频到 FPGA 内核的高时钟频率。这种端到端的全双工设计对于优化电源、电源转换和配电过程的性能至关重要。

本文重点讨论如何实现高效供电网络（PDN）设计。PDN 由连接到电压轨和接地轨的各种组件构成，其中包括电源平面和接地平面布线、无源组件、IC ，以及连接或耦合到主电源轨的任何其他铜组件。设计人员在设计过程中必须考虑 PDN 中组件的寄生行为，以免影响整体系统行为。

旁路电容和去耦电容是 PDN 中的重要组件。在PDN 的设计中需要特别考虑电容的选择与布局，因为电容不足可能会导致系统不稳定和性能降额。

去耦电容和旁路电容的重要性

旁路电容在稳压器模块 (VRM)中可以过滤输入纹波电流，从而为变换器提供低阻抗电压源。另外，电源与 IC 接地连接耦合会产生开关噪声，旁路电容可以补偿这种噪声带来的潜在接地反弹电压。

在降压稳压器的输出端，去耦电容的主要作用是通过降低输出电压纹波(V_OUT)来保证输出电压(∆V_OUT)的恒定。设计人员需要选择合适的电容，将∆V_OUT限制为负载输入规格设定的幅度，同时还要考虑对变换器负载突然变化引起的电压变化的限制。

旁路电容的放置策略

旁路电容是确保降压变换器可靠运行的关键元件。放置 IC 之后，旁路电容是布局中应放置的第一个元件，在 IC 放置后应立即进行布线。不正确的布线结合变换器的开关将产生额外的寄生电感，这可能造成过多的电压尖峰，从而导致 IC 故障。

图 1 显示了负载点 (PoL) 变换器MPQ8655的旁路电容（CI21 和 CI26）优秀布局。

图1: MPQ8655的旁路电容布局

旁路电容环路中产生的寄生电感可分为两部分：电容的寄生电感，以及电感和IC之间的电流路径布局产生的电感。由于 PCB 布局几何形状产生的电感相对于总电感比固有电容电感更加重要，因此在设计中应重点关注。为了最大限度地减少环路电感，旁路电容应尽可能地靠近 IC 放置。而且，应使用通孔将电容的焊盘直接连接到电源 (PWR) 和接地 (GND) 网络，并尽可能靠近 IC 引脚，从而最大限度地减小电流路径。

去耦电容的选择

所需的去耦电容类型和数量取决于电容在频域中的行为。去耦电容的作用是最大限度地减少变换器开关操作产生的 VRM ∆V_OUT，并以高频向 FPGA/ASIC 提供瞬时电流，直到电源做出响应。因此，工作人员有必要考虑整个工作频谱。

基本电容模型包括三个关键要素：电容 (C)、等效串联电阻 (ESR) 和等效串联电感 (ESL)（见图 2）。

图2: 电容等效电路模型

ESR 是由组件中导电元素的阻抗引起的，它决定了谐振频率处的最小阻抗。ESL 则由流过电容的电流效应产生，它决定了谐振频率。谐振频率是电容阻抗曲线中的一点，从该点开始，组件表现得像一个电感，阻抗随频率成正比增加。

降压变换器在低频（最高 50kHz）时具有低阻抗，高频下的阻抗则主要呈感性。添加到 PCB 的每个电容都会降低给定频率下的 PDN 阻抗，这意味着精确的布局和选型才能实现设定的目标阻抗曲线。因此，通过在采样点进行测量，可以在给定频率下满足目标阻抗。

目标阻抗(Z_TARGET)可以通过公式（1）来计算：

$$Z_{TARGET}=\frac {∆V_{NOISE}}{I_{TRANSIENT\_MAX}}$$

其中∆V_NOISE 是最大允许纹波电压，I_{TRANSIENT_MAX}是变换器必须提供的最大负载阶跃。所需的输入和输出电容也可通过计算得出。

为了将阻抗维持在目标水平以下，还需要限制设计并降低寄生电感。大容量电容可在高达 10MHz 的频率范围内降低阻抗，而 MLCC 电容则可在中高频范围内降低阻抗。

图 3 显示了大容量电容和 MLCC 电容的阻抗频率特性。

图 3：典型大容量电容和 MLCC 电容的阻抗频率特性

去耦电容的放置策略

对电容进行计算并分析之后，接下来重要的一步就是找到PCB 中去耦电容的最佳放置位置。布局的几何形状、通孔位置和距离主要会影响电源平面的环路电感，并从而影响 PDN 的响应。图 4 显示了由变换器、去耦电容和负载形成的电流环路。这些环路是结构固有的且不可避免，因此尽可能减小这些环路至关重要。

图4: 由布局几何形状、距离和通孔决定的去耦电容环路电感

如上图所示，环路 1 为水平环路分量，由变换器(MPQ8655)和去耦电容之间的距离决定。环路 2 为垂直环路分量，将电容连接到电源平面的通孔高度决定了它。电源平面通常放置在 PCB 的最里层。

该测试板采用了两个双相操作的 MPQ8655 器件，其V_OUT为 0.9V，最大输出电流 (I_{OUT_MAX})为 50A，这也是 ASIC/FPGA 电源轨的通用值。设计人员可以使用测试板对不同场景进行仿真，以确定电容的最佳放置位置。

要对最佳电容布局进行评估，可以在 ASIC/FPGA 中心的板级采样点测量阻抗。通过公式 (1) 的分析可知，采用 8 个22μF MLCC 电容和 2 个 220μF 大容量电容可以实现 VRM 阻抗曲线。为了保持稳压器的稳定性，大容量电容可紧邻输出电感之后放置。测试板考虑了Case 1a 和Case 1b 中 22μF MLCC 电容的不同放置（见图 5）。

图5: 去耦电容的放置

在Case 1a 中，MLCC 电容紧邻 ASIC/FPGA 放置，因此减小了环路 1 的大小。在Case 1b 中，MLCC 电容放置在大容量电容旁边，这导致 MLCC 电容与采样点之间的距离相比Case 1a增加了一倍。

图 6 显示了将大容量电容靠近降压变换器放置的仿真结果，可见其降低了低频范围内的阻抗（绿色迹线）。将 MLCC 电容放置在靠近负载（红色迹线）的位置可降低高频范围内的阻抗，从而使电容能够更有效地提供 FPGA/ASIC 负载所需的瞬时电流阶跃。

图 6：环路 1的测试结果比较（去耦电容的不同放置位置）

传统设计指南通常建议将去耦电容放置在PCB 的底部，IC的下方，以节省电路板空间，从而提高功率密度。然而，将电容放置在板的底部需要更长的通孔才能连接 ASIC/FPGA 所在的另一侧。这会增加垂直路径的大小，如图 4 中的环路 2。

我们将通孔高度加倍来进行测试，以分析增加环路 2 大小所产生的影响。图 7 显示了环路 2 大小变化前后的测试结果。其趋势相似，通孔高度增加导致了中高频范围内的阻抗增加。

图 7：环路 2的测试结果比较（通孔高度增大）

最小化去耦电容中的环路电感与电容数量同样重要。降低环路电感有两种方法：第一种方法是缩短 IC 和电容之间的水平距离；第二种是将电源平面和接地平面都放在上层以缩短通孔高度。

将多个组件放置在较小的区域中以节省电路板空间通常会导致电容共享通孔。当电容共享通孔时，如果不考虑通孔位置和数量，只是正确选择电容和定位所带来的整体改进可能会大打折扣，甚至做了无用功。因此，通孔布局设计也是降低环路阻抗的关键一环。

为了分析通孔定位和数量的影响，我们采用两个通用设计建议的电路板通孔布局进行第二次测试。在第一种设置中，每个电容都有自己的一组通孔通向电源平面和接地平面（见图 8）。

图 8：最佳电容通孔布局

在第二种设置中，所有电容共享位于平面一侧的一组通孔（见图 9）。

图 9：多个电容共享通孔

图 10 显示了通孔布局变化前后的测试结果。将通孔放置在远离电容的位置会增加环路 1 的大小，从而增加环路电感。因此，通孔共享增加了高频阻抗。

图10: 不同通孔布局的测试结果

根据后续的测试结果，我们建议，无论是0805电容还是0603电容，大容量电容至少使用4个电源通孔和4个接地通孔，MLCC 电容则至少使用两个电源通孔和两个接地通孔，而且通孔应尽可能地靠近电容。

总结

在设计 FPGA/ASIC 系统或任何需要大电流和快速负载瞬态的电路时，整体考虑 PDN 以优化系统性能非常重要。快速负载阶跃（例如在 FPGA 中观察到的负载阶跃）会给整个电路带来强大的高频电流。在如此高的频率之下，PDN 中通常可忽略的寄生元件可能会突然导致器件发生故障，所以设计人员需小心确保 PDN中的寄生组件最小化。

本文重点介绍了如何通过MPQ8655降低 VRM 去耦电容的电流路径所引起的寄生阻抗。为了获取最佳性能，电流环路无论在垂直方向和水平方向上都应尽可能地小。而且，将电流环路尽可能地靠近负载放置并将电源走线留在外层可以有效减小通孔长度。正确的通孔布局也是减少寄生电感的关键。建议将多个通孔尽可能靠近每个电容的焊盘放置，以减少通孔的总寄生电感以及流过每个通孔的电流。

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